guruguru123’s diary

かなり雑な作業日記です。

VerilogHDLの学習(1)

VerilogHDLでAND回路と同期式10進カウンタを作成し、テストベンチを作成してシュミレーションをしてみた。

・AND回路

AND回路記述↓

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AND回路テストベンチ↓

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AND回路シュミレーション結果↓:IN1,IN2が1のとき、OUTが1になっているので正しくAND回路が作成されたことがわかる。

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・同期式10進カウンタ

同期式10進カウンタ記述↓

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同期式10進カウンタテストベンチ↓

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同期式10進カウンタシュミレーション結果↓

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